現在的液晶顯示屏的無失真畫面效果，一般都普遍釆用了LVDS接口，還有在計算機、通信設備、消費電子等方面也可看到LVDS已經被廣泛應用，如游戲控制台等高頻率、低功率的電子產品上。

那麼什麼是LVDS呢？下面我們一起來了解一下LVDS技術原理和設計。

一. 什麼是LVDS

LVDS:Low Voltage Differential Signaling，即低電壓差分信號傳輸。

是20世紀90年代才出現的一種新型的適用于高速數據傳輸的的接口動技術，最早由美國男家半

導體公司提出，在信號完整性方面有良好的性能。是一種可使系統供電電壓低至2V的產品。此技術基于 ANSI/TIA/EIA-644 LVDS 接口標準。

LVDS:是一種低擺幅的差分信號技術，它使得信號能在差分PCB線對或平衡電纜上以幾百Mbps到上

Gbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低雜訊、低功耗、低誤碼率、低串擾和低輻射

等特點。

LVDS:此技術擁有330mV 的低壓差分信號 (250mV MIN and 450mV MAX) 和快速過渡時間。

這可以讓產品達到自100 Mbps 至超過 1 Gbps 的高數據速率。

如下為LVDS Connector的圖片（30Pin）

K7

二. LVDS優點和技術原理

隨著集成電路的發展和對更高資料速率的要求，低壓供電成爲急需。降低供電電壓不僅減少了高密度集成電路的功率消耗，而且減少了芯片內部的散熱，有助於提高集成度。而LVDS技朮正好具備了這些特性和功能。

LVDS在兩個標準中定義。IEEE P1596.3(1996年3月通過)，主要面向SCI(Scalable Coherent Interface)，定義了LVDS的電特性，還定義了SCI協議中包交換時的編碼；ANSI/EIA/EIA-644(1995年11月通過)，主要定義了LVDS的電特性，並建義了655Mbps的最大速率和1.823Gbps的無失真媒質上的理論極限速率。在兩個標準中都指定了與物理媒質無關的特性，這意味著只要媒質在指定的噪聲邊緣和歪斜容忍范圍內發送信號到接收器，接口都能正常工作。

LVDS具有許多的優點:

*終端適配容易；

*功耗低；

*具有fail-safe特性確保可靠性；

*低成本；

*高速傳送。

LVDS物理介面使用1.2V偏置提供400mV擺幅的信號（使用差分信號的原因是雜訊以共模的方式在一

對差分線上耦合出現，並在接收器中相減從而可消除雜訊）。 LVDS驅動和接收器不依賴於特定的供電

電壓，因此它很容易遷移到低壓供電的系統中去，而性能不變。作爲比較，ECL和PECL技術依賴於供

電電壓，ECL要求負的供電電壓，PECL參考正的供電電壓匯流排上電壓值（Vcc)而定。 而ＧLVDS是一

種發展中的標準尚未確定的新技術，使用500mV的供電電壓可提供250mV 的信號擺幅。

不同低壓邏輯信號的差分電壓擺幅示如下圖１。

如下k圖２為一個典型的LVDS介面，這是一種單工方式，必要時也可使用半雙工、多點配置方式，但一般在雜訊較小、距離較短的情況下才適用。 每個點到點連接的差分對由一個驅動器、互連器和接收器組成。 驅動器和接收器主要完成TTL信號和LVDS信號之間的轉換。互連器包含電纜、PCB上差分導線對以及匹配電阻 。LVDS驅動器由一個驅動差分線對的電流源組成(通常電流爲3.5mA)，LVDS接收器具有很高的輸入阻抗，因此驅動器輸出的電流大部分都流過100Ω的匹配電阻，並在接收器的輸入端産生大約350mA 的電壓。當驅動器翻轉時，它改變流經電阻的電流方向，因此産生有效的邏輯〞1″和邏輯〞0″狀態。低擺幅驅動信號實現了高速操作並減小了功率消耗，差分信號提供了適當雜訊邊緣和功率消耗大幅減少的低壓擺幅。功率的大幅降低允許在單個積體電路上集成多個介面驅動器和接收器。這提高了PCB板的效能，減少了成本。

.
G% Z) C! q1 |9 D6 l8 b8 O: |

不管使用的LVDS傳輸媒質是PCB線對還是電纜，都必須採取措施防止信號在媒質終端發生反射，同時減少電磁干擾。LVDS要求使用一個與媒質相匹配的終端電阻（100±20Ω），該電阻終止了環流信號，應該將它盡可能靠近接收器輸入端放置。LVDS驅動器能以超過155.5Mbps的速度驅動雙絞線對，距離超過10ｍ。對速度的實際限制是：

*送到驅動器的TTL資料的速度；

*媒質的帶寬性能。通常在驅動器側使用複用器、在接收器側使用解複用器來實現多個TTL通道和一個

LVDS通道的複用轉換，以提高信號速率，降低功耗。並減少傳輸媒質和介面數，降低設備複雜性。- K0 v6 |+ ?, _3 U
LVDS接收器可以承受至少±1V的驅動器與接收器之間的地的電壓變化。由於LVDS驅動器典型的偏置電壓爲+1.2V，地的電壓變化、驅動器偏置電壓以及輕度耦合到的雜訊之和，在接收器的輸入端相對於接收器的地是共模電壓。這個共模範圍是：+0.2V～+2.2V。建議接收器的輸入電壓範圍爲：0V～+2.4V。5 u0 q" h5 u$ Y( U
# Z8 Q8 R+ k0 n1 N

三. LVDS設計

LVDS系統的設計要求設計者應具備超高速單板設計的經驗並了解差分信號的理論。設計高速差分板並不很困難，下面將簡要介紹一下各注意點。3 D/ H6 Q5 S6 ]
2.1 PCB板" C8 p# r, k5 t& k$ v" W2 @. m& ^
（A）至少使用４層PCB板（從頂層到底層）：LVDS信號層、地層、電源層、TTL信號層；
（B）使TTL信號和LVDS信號相互隔離，否則TTL可能會耦合到LVDS線上，最好將TTL和LVDS信號放在由
      電源／  地層隔離的不同層上；
（C）使LVDS驅動器和接收器盡可能地靠近連接器的LVDS端；
（D）使用分散式的多個電容來旁路LVDS設備，表面貼電容靠近電源／地層管腳放置；1 g& H0 y" u, [* [5 W
（E）電源層和地層應使用粗線，不要使用50Ω佈線規則；2 j  U* i0 Z0 q/ V
（F）保持PCB地線層返回路徑寬而短；

（G）應該使用利用地層返回銅線（gu9ound return wire）的電纜連接兩個系統的地層；2 x4 g8 J: C4 J# V: w: {
（H）使用多過孔(至少兩個)連接到電源層(線)和地層(線)，表面貼電容可以直接焊接到過孔焊盤以減少
     線頭。, W2 |" C* R# M: `" o6 H  a3 E
/ U3 ^' O' O' U2 S, r

2.2 板上導線: ^, g% v9 w* ]- F
（A） 微波傳輸線（microstrip）和帶狀線（stripline）都有較好性能；1 D! P% E7 g& j. J6 u
（B） 微波傳輸線的優點：一般有更高的差分阻抗、不需要額外的過孔；; a  K+ i/ N, p5 Q* g& A! C: I7 m3 k
（C） 帶狀線在信號間提供了更好的遮罩。

2.3 差分線" [; ]" a+ {( N3 g

（A）使用與傳輸媒質的差分阻抗和終端電阻相匹配的受控阻抗線，並且使差分線對離開集成晶片後立刻
     盡可能地相互靠近（距離小於１０ｍｍ），這樣能減少反射並能確保耦合到的雜訊爲共模雜訊；1 O; O9 c/ _7 c1 ~. V9 s6 @% {
（B）使差分線對的長度相互匹配以減少信號扭曲，防止引起信號間的相位差而導致電磁輻射；
（C）不要僅僅依賴自動佈線功能，而應仔細修改以實現差分阻抗匹配並實現差分線的隔離；; X9 r( D, R" H
（D）儘量減少過孔和其他會引起線路不連續性的因素；3 n. a4 M& z: Y: ^
（E）避免將導致阻值不連續性的90°走線，使用圓弧或45°折線來代替；% O% F# x

（F）在差分線對內，兩條線之間的距離應盡可能短，以保持接收器的共模抑制能力。在印製板上，兩條差分     線之間的距離應盡可能保持一致，以避免差分阻抗的不連續性。8 |6 o+ J+ H. ~# s3 l  c
4 J! r! Y3 @2 @& o
2.4 終端& q8 V- z  V) _$ E! p1 }
+ K  {0 h4 W, e+ p, p7 @/ i( C
（A）使用終端電阻實現對差分傳輸線的最大匹配，阻值一般在90～130Ω之間，系統也需要此終端電阻來産     生正常工作的差分電壓；' o; x% [' \: y
& Z! J% Y8 K6 w) Q" a0 `& {. s' t- K
（B）最好使用精度１～2%的表面貼電阻跨接在差分線上，必要時也可使用兩個阻值各爲50Ω的電阻，並在中     間通過一個電容接地，以濾去共模雜訊。; g& G' j# K) s( O7 J9 M# f5 j
) J: {: ]6 g9 Q% {
2.5 未使用的管腳* z& i9 Y5 z' A6 r* m
% U- w% `6 D! c- W/ g# K
所有未使用的LVDS接收器輸入管腳懸空，所有未使用的LVDS和TTL輸出管腳懸空，將未使用的TTL發送／驅動器輸入和控制／使能管腳接電源或地。% O& T% Y5 i/ h1 }& n4 o7 U' ~

2.6 媒質（電纜和連接器）選擇5 D% g, d& x' ^# X
/ G, w( K) N2 A$ E, g3 g
（A）使用受控阻抗媒質，差分阻抗約爲100Ω，不會引入較大的阻抗不連續性；+ A! P9 `& y3 t" |* C8 S
! r( w5 h0 n, H, e! \3 N
（B）僅就減少雜訊和提高信號質量而言，平衡電纜（如雙絞線對）通常比非平衡電纜好；
0 B9 C7 X5 G# S5 m4 G
（C）電纜長度小於0.5m時，大部分電纜都能有效工作，距離在0.5m～10m之間時,CAT 3(Categiory 3)雙絞線     對電纜效果好、便宜並且容易買到，距離大於10m並且要求高速率時，建議使用CAT 5雙絞線對。) |4 ~5 |" z2 X- D5 o% `8 e) P
0 N6 e5 W5 j3 M
2.7 在雜訊環境中提高可靠性設計
! `5 m) F' m! ^9 t8 c& E
LVDS 接 收器在內部提供了可靠性線路，用以保護在接收器輸入懸空、接收器輸入短路以及接收器輸入匹配等情況下輸出可靠。但是，當驅動器三態或者接收器上的電纜沒有 連接到驅動器上時，它並沒有提供在雜訊環境中的可靠性保證。在此情況下，電纜就變成了浮動的天線，如果電纜感應到的雜訊超過LVDS內部可靠性線路的容限時，接收器就會開關或振蕩。如果此種情況發生，建議使用平衡或遮罩電纜。另外，也可以外加電阻來提高雜訊容限，如圖3所示。 圖中R1、R3是可選的外接電阻，用來提高雜訊容限，R2≈100Ω。

當然，如果使用內嵌在晶片中的LVDS收發器，由於一般都有控制收發器是否工作的機制，因而這種懸置不會影響系統。

四. LVDS接口的定義( S+ D; c

LVDS接口是LCD Panel通用的接口標准，以8-bit Panel為例，包括5組傳輸線，其中4組是數據線，代表Tx0+/Tx0-... Tx3+/Tx3-。還有一組是時鐘信號，代表TxC+/TxC-。相應的在Panel一端有5組接收線。如果是6-bit Panel則只有3組數據線和一組時鐘線。

LVDS接口又稱RS-644總線接口，可以實現點對點或一點對多點的連接，具有低功耗、低誤碼率、低串擾和低輻射等特點，其傳輸介質可以是銅質的PCB連線，也可以是平衡電纜。LVDS在對信號完整性、低抖動及共模特性要求較高的系統中得到了越來越廣泛的應用。目前，流行的LVDS技術規範有兩個標準：一個是TIA/EIA（電訊工業聯盟/電子工業聯盟）的ANSI/TIA/EIA－644標準，另一個是IEEE 1596.3標準。

20PIN單6定義：

1：電源2：電源3：地 4：地 5：R0- 6：R0+ 7：地 8：R1- 9：R1+ 10：地 11：R2- 12：R2+

13：地 14：CLK- 15：CLK+ 16空 17空 18空 19 空 20空
每組信號線之間電阻為（數字表120歐左右）

20PIN雙6定義：

1：電源2：電源3：地 4：地 5：R0- 6：R0+ 7：R1- 8：R1+ 9：R2- 10：R2+ 11：CLK-

12：CLK+ 13：RO1- 14：RO1+ 15：RO2- 16：RO2+ 17：RO3- 18：RO3+
19：CLK1- 20：CLK1+
每組信號線之間電阻為（數字表120歐左右）

20PIN單8定義：

1：電源2：電源3：地 4：地 5：R0- 6：R0+ 7：地 8：R1- 9：R1+ 10：地 11：R2-

12：R2+ 13：地 14：CLK- 15：CLK+ 16：R3- 17：R3+
每組信號線之間電阻為（數字表120歐左右）

30PIN單6定義：

1：空2：電源3：電源 4：空 5：空 6：空 7：空 8：R0- 9：R0+ 10：地 11：R1- 12：R1+

13：地 14：R2- 15：R2+ 16：地 17：CLK- 18：CLK+ 19：地 20：空- 21：空 22：空

23：空 24：空 25：空 26：空 27：空 28空 29空 30空
每組信號線之間電阻為（數字表120歐左右）

30PIN單8定義：

1：空2：電源3：電源 4：空 5：空 6：空 7：空 8：R0- 9：R0+ 10：地 11：R1- 12：R1+

13：地 14：R2- 15：R2+ 16：地 17：CLK- 18：CLK+ 19：地 20：R3- 21：R3+ 22：地

23：空 24：空 25：空 26：空 27：空 28空 29空 30空
每組信號線之間電阻為（數字表120歐左右）

30PIN雙6定義：

1：電源2：電源3：地 4：地 5：R0- 6：R0+ 7：地 8：R1- 9：R1+ 10：地 11：R2-

12：R2+ 13：地 14：CLK- 15：CLK+ 16：地 17：RS0- 18：RS0+ 19：地 20：RS1-

21：RS1+ 22：地 23：RS2- 24：RS2+ 25：地 26：CLK2- 27：CLK2+
每組信號線之間電阻為（數字表120歐左右）

30PIN雙8定義：

1：電源2：電源3：電源 4：空 5：空 6：空 7：地 8：R0- 9：R0+ 10：R1- 11：R1+

12：R2- 13：R2+ 14：地 15：CLK- 16：CLK+ 17：地 18：R3- 19：R3+ 20：RB0-21：RB0+

22：RB1- 23：RB1+ 24：地 25：RB2- 26：RB2+ 27：CLK2- 28：CLK2+ 29：RB3- 30：RB3+
每組信號線之間電阻為（數字表120歐左右）

一般14PIN、20PIN、30PIN為LVDS接口。